近40多年来依照1965年提出的摩尔定律，CMOS集成电路的最小器件尺寸按等比例缩小继续发展，同时也面临即将达到8纳米以下的物理极限的挑战。国际半导体界对于后摩尔时代集成电路的发展开展了热烈的讨论和预测。ITRS2005年提出为了集成电路的进一步发展要开展新兴材料、新型器件、新工艺技术和摩尔定律以外的扩展摩尔定律（morethanMoore）的研究，2007年更加明确了今后三个发展方向。（1）延续摩尔定律（MoreMoore）:继续以等比例缩小CMOS器件的工艺特征尺寸，提高集成度，以及通过新材料的运用和器件结构的创新来改善电路的性能。集成各种存储器、微处理器、数字信号处理和逻辑电路等，继续以信息处理数字电路为主发展数以亿计以上晶体管的系统级芯片（SOC）技术。（2）扩展摩尔定律（MorethanMoore）：以系统级封装（SiP）为代表的功能多样化道路列为半导体技术发展的新方向，着眼于增加系统集成的多种功能，而不是过去一直追求缩小特征尺寸和提高器件密度。即将数字和非数字功能、硅和非硅材料与器件、CMOS和非CMOS电路等光电、MEMS、甚至生物芯片等集成在一个封装内，完成单片SOC不能实现的复杂功能和特定的封装级子系统或系统。这将导致电子学系统的革命性变化。（3）超越CMOS（BeyondCMOS）：探索新原理、新材料和器件与电路的新结构向着纳米、亚纳米以及多功能化器件方向发展，发明和简化新的信息处理技术，以取代面临极限的CMOS器件，如自旋电子、单电子、量子、分子和单原子器件等。基于上述要求研究的材料和器件主要是满足电路的高性能和特殊功能的要求。
　　
　　纵观集成电路的发展历史，不断创新是CMOS电路前进的推动力。自从60年代初解决了硅的表面和界面态问题后MOS电路以其工艺简单，易于大规模集成而得到迅速发展。80年代初CMOS的新结构电路又以低功耗和抗干扰强等优点逐步取代了N沟MOS和双极型集成电路，从而开创了集成电路和信息时代的新纪元。1974年Dannard提出了MOS器件等比例缩小理论，指出了在保证性能不变的情况下器件尺寸缩小的规律。从一开始SiO2介质Al栅电极到能够自对准和耐较高温度的多晶硅栅极，再发展到目前可以将栅绝缘层隧穿电流减少几个数量级的高K介质和金属栅。在工艺技术方面以作为图形转移的光刻机的曝光波长为例，由开始紫外光的G线（436纳米）、I线（365纳米）发展至深紫外248纳米和193纳米，进一步结合光学邻近效应修正、浸没式光刻和双重图形等技术的优点将193纳米技术一直沿用到22纳米，甚至14纳米。未来14nm节点以下技术的发展可能是极紫外（EUV13.5nm波长）光刻等。当然无论是器件结构还是器件工艺的创新远不至于此。每一个发展中的里程碑都蕴涵着研究人员大量创新的结果，使得器件尺寸不断缩小和电路的性能继续改善。在今天CMOS器件面临物理极限的严峻挑战形势下，以创新寻求解决方案更是急不可待任务。
　　
　　ITRS提出的扩展摩尔定律（MorethanMoore）和超越CMOS（BeyondCMOS）的两个新方向，都是基于CMOS以外的创新考虑。它们势必会给集成电路的发展开辟新的天地。然而作为集成电路主流的CMOS技术以它的成熟工艺技术、优越的性价比、多年来形成的系统芯片设计基础，不会轻易被其它器件所超越。因此在近期不短的时间内研究的核心仍将是在工艺技术、器件结构、甚至新材料的不断变革中继续缩小尺寸和提高性能，把集成电路推向更高的水平。英特尔已计划于2015年推出10纳米制程芯片，并开始对7纳米和5纳米制程技术进行研究，CMOS的物理极限一再被推向更小的尺寸。未来，能否驱动CMOS技术向前发展的关键依赖于新的制造工艺、新型晶体管结构和新的沟道材料等方面的创新成果。CMOS技术将会继续拥有大的发展前景和空间。
　　
　　过去为了减小短沟道效应（SCE）在沟道区掺杂更多的磷和硼，造成阈值电压升高，电流下降和速度降低，而掺杂数目所产生的随机掺杂波动（RDF）所产生的随机阈值变化将会导致超过100mv的阈值变化。此外，亚阈值漏电电流、栅隧道电流、体漏电电流和器件温度的上升都将导致对功耗等问题严重的挑战。为了解决上述问题出现了多种新的器件结构，这里只简述当前国际上对于CMOS技术发展的主要方向归纳为以下几方面：
　　
　　一、延续平面型CMOS晶体管—全耗尽（FD）型CMOS技术
　　
　　IBM公司2009年12月推出了全耗尽超薄SOI（FD-ETSOI）CMOS
　　
　　　　
　　技术（图1），具有优良的短沟道效应控制能力，由于本体不掺杂可降低器件参数的波动和体漏电电流，其工艺技术与当前平面CMOS主流技术兼容等优点。为了实现全耗尽性能，22nm节点工艺SOI上的硅层厚度仅为6.3nm，发展到15nm则将进一步减小到5nm。因此如何解决极薄硅膜的晶体完整，抵制氧和其它杂质的扩散，以及硅层厚度的均匀性（厚度误差控制在±0.5nm）等基片材料制造是需要研究突破的关键问题。目前只有Soitec公司能提供少量的ETSOI产品。除了材料问题外，器件的工艺技术也有相当大的变革，如采用原位掺杂（in-sitedoping）和脉冲退火（spikeanneal）代替离子注入，高温处理等工艺。这种平面型结构由于源、漏和栅都处于同一平面内，不利于器件密度的提升，最终仍然将转向立体型晶体管结构。
　　
　　二、采用全新的立体型（FinFET或三栅）晶体管结构
　　
　　　　
　　所谓FinFET就是将FD-ETSOI的薄硅层转90度变成立体的硅鳍片（Fin）这样可以纵向外延较厚，避免了薄硅外延的质量问题，再用刻蚀技术在横向形成几个nm的全耗尽区，节省了源漏占据硅衬底的面积，使得器件密度和性能均有较大的提高。FinFET的优点是在一个纵向立体薄硅片的对面两侧的双栅结构实现全耗尽型工作。其衬底可以是SOI，也可以是体硅。体硅与SOI的区别在于Fin底部没有和衬底隔离开，有利于散热，但是Fin的底部受栅极的控制较弱而形成非完全耗尽的晶体管易造成较大的泄漏电流，因此需要在Fin底部附近形成穿通阻挡层，虽然增加了工艺的复杂性，却避免采用昂贵的SOI衬底。Intel报道体硅衬底泄漏电流已达1na/µm（手机设备要求10pa/µm）距离需求尚有一段距离。FinFET器件栅的宽度设计是不连续的（图3），只能增加Fin的数目，栅宽呈Fin的倍数。FinFET能够具有全耗尽晶体管的优良特性，又能使器件尺寸不断缩小，密度继续增加，是未来集成电路的必然趋势。立体结构给制造工艺技术和设计带来较大的变革，这需要更多的复杂工艺技术创新获得最终的解决。
　　
　　　　
　　三、新沟道材料器件
　　
　　新材料在延续CMOS技术方面起着重要的作用。采用III-V族半导体异质沟道的器件具有高迁移率，高有效速度，工作电流较硅有显著增加，此外可以降低工作电压（只有目前所用电压的一半，即0.5V）和功耗。2009年IEDM会议上斯坦福大学教授KrishnaSaraswat预言10nm栅长后需要选用新的沟道材料，近来呼声较高的是由电子迁移率高的III-V材料（如InGaAs等）为NMOS管和空穴迁移率高的Ge材料为PMOS管构成优良的互补CMOS结构。这些只是在电路中性能要求高的部分用选择外延方法实现，与传统平面型制造工艺基本兼容。进一步的研究是寻找能同时满足N沟和P沟器件的高迁移率材料，这样就可以简化工艺，又提高了性能。石墨烯具有高迁移率（是硅的100倍），而且电子和空穴的迁移率两者相近，适于作对称的N沟和P沟晶体管，组成互补CMOS结构。因此若能在硅上生长石墨烯薄膜将会结合硅基和碳基材料的优点，是集成电路的又一创新。
　　
　　　　
　　四、其它新型场效应晶体管，如平面双栅晶体管、隧穿场效应晶体管（TFET）和纳米线MOS晶体管等都具有一定的优势和需要克服的缺点，有待进一步研究解决
　　
　　鉴于CMOS技术具有优越的性能，制造工艺非常成熟，易于自动化和大规模生产，已成为计算机和通信业设计的基础，我们应当在充分挖掘现有成熟工艺的潜力的同时，重视研究未来集成电路器件所面临的变革。集成电路新器件的优选条件是低成本、低功耗、高速度、大容量、易于大规模生产、能与CMOS技术兼容和与现有的计算机体系结构兼容等。相信在10nm节点以后CMOS仍将具有较大的技术空间，需要我们继续探索和创新。
　　
　　参考文献：
　　
1）“CMOS Transitions to 22 and 15 nm”Semiconductor International， January， P.12， 2010
2）“Ultra-Fast（0.5um）CMOS Circuits in Fully Depleted SOI Films”IEEE Transaction on
ED vol.39， No.3， P.640， March 1992
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