正如大家所知道，英特尔将在VLSI技术会议上展示他们的Intel4工艺。上周三，来自英特尔的BernhardSell(Ben)向媒体提前简要介绍了这一工艺，并为我们提供了早期访问该文件的机会。
“Intel4CMOS技术采用先进的FinFET晶体管，针对高密度和高性能计算进行了优化，”
我首先要讨论的是英特尔再大会上发表的那篇论文的质量。该论文是写得很好的一篇描述工艺技术的论文范例。在文中包括判断工艺密度所需的关键间距，性能数据显示在具有实际单位的图上，并且讨论提供了有关工艺的有用信息。
我之所以这样说，是因为在2019年的IEDM上，台积电发表了一篇没有间距的5nm技术论文，并且所有性能图都在没有实际单位的情况下进行了归一化。在我看来，那是一份营销文件而不是技术文件。在会议新闻午宴上，我问组委会是否考虑因缺乏内容而拒绝该论文，他们说有，但最终认为5nm太重要了。
英特尔已经公布了未来四个节点（Intel4、3、20A和18A）的路线图，其中包含日期、设备类型和性能改进目标。他们现在正在填写有关Intel4的更多详细信息。
相比之下，三星面临着从3nm开始的风险，并且已经披露了PPA（功率、性能和面积）目标，但没有其他细节，对于2nm，他们已经披露这将是他们的第三个新一代GateAllAround(GAA)技术，这将于2025年到期，但没有性能目标。
台积电也已经披露了目前处于风险启动中的3nm的PPA，对于2nm，风险启动日期已经披露，但没有关于性能或设备类型的信息。 |
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